Цитата:
|
Сообщение от *DEATH*
YuGen при 4 планках контроллер памяти процессора может перейти в режим DDR333 , это точно?
|
Если Атлон на ядре Venice, то не должен, если на более ранних ядрах, то вероятность близка к 100%. И еще вспомнил-при 4 планках параметр command rate (CR) может поменяться с 1 на 2. И это изменение снижает пропускную способность подсистемы памяти как раз где-то на 5%.на overclockers.ru есть хорошая статья о подсистеме памяти Атлонов и влиянии параметра CR.
А посмотреть реальные значения (двухканала,частоты и тайминги) легко можно утилитами Everest или Aida.